1. 3nm制程的“能效墙”
在3nm制程下，晶体管栅极长度接近硅原子尺度（硅原子直径约0.2nm）。此时，电子极易发生量子隧穿效应，导致漏电流剧增。即使晶体管关闭，电流仍在流动，造成巨大的静态功耗。这意味着，单纯缩小晶体管尺寸不再能带来功耗降低，反而导致散热困难，性能提升受限。
戈登·摩尔（Gordon Moore）在1965年提出的摩尔定理曾预言：集成电路上可容纳的晶体管数目，约每隔18-24个月便会增加一倍，性能也将提升一倍。这一预言在随后的半个多世纪里几乎完美兑现，推动了信息革命的爆发。然而，进入21世纪20年代，随着制程节点逼近3nm甚至2nm，摩尔定理失效的迹象日益明显。这并非指晶体管不再缩小，而是指成本效益和性能增益不再遵循原有的指数级增长曲线。
当前，半导体行业正站在一个关键的十字路口。传统的Dennard缩放（Dennard Scaling）规律已不再适用，电压无法继续降低，导致功耗密度成为制约性能提升的最大瓶颈。本文将深入探讨摩尔定理失效的例子，分析其背后的物理、经济及技术原因，并展望后摩尔时代的技术路径。
摩尔定理失效并非突然发生，而是一个渐进的过程。以下是几个最具代表性的失效例子：
在3nm制程下，晶体管栅极长度接近硅原子尺度（硅原子直径约0.2nm）。此时，电子极易发生量子隧穿效应，导致漏电流剧增。即使晶体管关闭，电流仍在流动，造成巨大的静态功耗。这意味着，单纯缩小晶体管尺寸不再能带来功耗降低，反而导致散热困难，性能提升受限。
制造一座先进的半导体工厂（Fab）的成本已突破200亿美元。从14nm到7nm，再到5nm和3nm，每代制程的研发成本增长远超摩尔定律预期的成本下降。对于芯片设计公司而言，流片成本的急剧上升使得摩尔定理的经济基础动摇——晶体管数量虽增，但单个晶体管成本不再下降。
极紫外光刻（EUV）技术虽然使7nm及以下制程成为可能，但其波长极短（13.5nm），光源功率提升困难，且掩模版缺陷检测极其复杂。在2nm及以下节点，可能需要使用High-NA EUV，其设备成本高达4亿美元/台，且工艺复杂度呈几何级数增加，使得摩尔定律的工程实现变得几乎不可持续。
摩尔定理失效的根本原因在于物理规律的制约。以下是三个核心的物理瓶颈：
当晶体管尺寸缩小至纳米级别时，栅极氧化层厚度极薄。根据量子力学原理，电子具有一定的概率穿过势垒，即使栅极电压为0，源极和漏极之间仍可能有电流通过。这种现象称为量子隧穿效应。它导致晶体管的开关比（On/Off Ratio）下降，漏电流增加，使得芯片在待机状态下也消耗大量电能，严重违背了低功耗设计的目标。
随着晶体管尺寸缩小，芯片上的互连线（Interconnects）密度增加。互连线的电阻（R）和电容（C）导致的延迟（RC Delay）逐渐成为限制芯片性能的主要因素，而非晶体管本身的开关速度。这意味着，即使晶体管更快，信号在导线中的传输时间反而变长，导致整体性能提升停滞。
单位面积内的晶体管数量增加，导致功率密度急剧上升。现代CPU的功率密度已超过火箭发动机燃烧室。传统的风冷甚至液冷技术难以有效移除如此高密度的热量，导致芯片温度过高，触发热节流（Thermal Throttling），迫使处理器降低频率以保护自身，从而抵消了制程缩小带来的性能增益。
| 制程节点 | 晶体管数量 (十亿) | 主要挑战 | 摩尔定律有效性 |
|---|---|---|---|
| 28nm | ~10 | 漏电流开始显著 | 有效 |
| 14nm | ~20 | 需要FinFET结构 | 有效 |
| 7nm | ~50-100 | EUV光刻引入 | 开始减弱 |
| 5nm | ~100-150 | 量子效应显著 | 部分失效 |
| 3nm | ~200+ | 原子尺度极限 | 显著失效 |
面对摩尔定理失效，业界并未坐以待毙，而是通过多种技术创新来延续计算能力的增长。以下是几种主要的解决方案：
Chiplet技术是应对摩尔定理失效最现实的路径之一。它不再追求将所有功能集成在单一的大Die上，而是将芯片拆分为多个小模块（Chiplets），每个模块使用最适合的制程制造（如I/O用28nm，逻辑用3nm），然后通过先进封装（如2.5D/3D封装、硅中介层）集成在一起。
这种方式的优势在于：
AMD的Zen架构CPU和Intel的Foveros技术都是Chiplet技术的成功应用案例。
为了克服平面晶体管和FinFET在纳米尺度的局限性，业界正在转向环绕栅极（GAA, Gate-All-Around）晶体管。在GAA结构中，栅极从四周包裹沟道，能更好地控制电流，减少漏电流。
未来，互补场效应晶体管（CFET）可能成为下一代技术。它将NMOS和PMOS垂直堆叠，进一步缩小占用面积，有望将晶体管密度提升数倍，从而在物理尺寸不再大幅缩小的情况下，继续提升集成度。
除了硅基技术，碳纳米管（CNT）和二维材料（如石墨烯、二硫化钼）因其优异的电学特性，被视为潜在的硅替代品。碳纳米管的迁移率远高于硅，且直径更小，有望在亚1nm节点保持性能。
在架构层面，存算一体（Processing-in-Memory, PIM）和神经形态计算（Neuromorphic Computing）试图打破冯·诺依曼架构的瓶颈，通过减少数据在内存和处理器之间的传输，大幅提升能效比，特别适合AI和大数据处理场景。
戈登·摩尔提出摩尔定律，预言晶体管数量每两年翻倍。
Intel 4004微处理器发布，首款商用微处理器，标志信息时代开端。
FinFET结构引入，用于22nm制程，解决平面晶体管的漏电流问题。
EUV光刻技术首次用于7nm量产，摩尔定律进入最后阶段。
3nm制程量产，量子隧穿效应成为主要挑战，Chiplet技术兴起。
GAA晶体管普及，2nm及以下制程探索，碳纳米管和量子计算进入实用阶段。
并非如此。摩尔定理失效主要指“晶体管密度翻倍且成本减半”的线性关系不再成立。但通过Chiplet、新结构（GAA）、新材料和系统级优化，计算能力仍在持续提升，只是路径变得更加多元和复杂。
会，但影响是渐进的。未来几年，硬件性能的提升速度将放缓，产品迭代周期可能延长。消费者可能需要更长时间才能感受到显著的性能飞跃，但同时在AI应用、能效比和多功能集成方面会有新的体验。
短期内不会。量子计算擅长解决特定问题（如因子分解、模拟量子系统），但在通用计算任务上，传统硅基半导体仍具有极高的效率和成本优势。未来更可能是混合架构，量子计算作为加速器与传统CPU/GPU协同工作。
在3nm尺度下，晶体管的关键尺寸接近硅原子的数量级，量子隧穿效应导致漏电流无法有效抑制，且光刻技术面临极大的物理和成本挑战。因此，3nm被视为传统硅基CMOS技术延续摩尔定律的最后阵地，之后的节点需要依赖更革命性的技术。